Huawei bringt eine alternative Bewertungsmethode zur Skalierung von Siliziumchips ins Spiel: Anders als bisher die ständig feiner werdende Fertigungsdichte könne man die Signallaufzeiten innerhalb der Chips als Maßstab nehmen, schlug die Chefin von Huaweis Halbleitersparte HiSilicon, He Tingbo, am Wochenende auf dem International Symposium on Circuits and Systems (ISCAS) in Shanghai vor.
Das von Huawei vorgeschlagene „Tau Scaling Law“ könne das jahrzehntealte „Moore’s Law“ ablösen. Letzteres besagt, dass sich die Chipkomplexität etwa alle zwei Jahre verdoppelt, primär durch immer feinere Fertigungsprozesse mit mehr Transistoren pro Quadratmillimeter Chipfläche. Beim Tau Scaling Law sollen verkürzte Signallaufzeiten das primäre Merkmal sein, anhand dessen die Leistung von Prozessoren, KI-Beschleunigern und anderen Chips zu gemessen wird.
Darauf aufbauend kündigte He das Herstellungsprinzip „LogicFolding“ an: gestapelte Logikchips. Gestapelt können Signale horizontal und vertikal fließen, was die Wege verkürzt. Reduzierte Widerstände in den einzelnen Ebenen sollen weiter helfen. Datenbewegungen kosten viel Energie; durch diesen Ansatz sinkt daher die elektrische Leistungsaufnahme. Zudem begünstigt er die Taktfrequenzen.
