JEDEC ha pubblicato la specifica JESD330-4, che introduce lo standard SPHBM4 (Standard Package High Bandwidth Memory), di cui avevamo parlato lo scorso anno. L'obiettivo � ridurre il costo di produzione della memoria HBM4 che alimenta gli acceleratori AI pi� veloci sul mercato. Lo standard non risolve la carenza di DRAM, perch� utilizza gli stessi grandi stack HBM4, ma taglia i costi di integrazione eliminando interposer e packaging avanzato come il CoWoS di TSMC.
La differenza rispetto all'HBM4 tradizionale sta tutta nel base die. Al posto dell'interfaccia a 2048 bit, SPHBM4 adotta un nuovo die PHY/buffer con interfaccia a 512 bit, organizzata in 32 canali DDR indipendenti da 16 bit ciascuno, raggruppati in otto "Quad Channel". Ogni gruppo di quattro canali HBM4 da 64 bit viene compresso in 64 pin dati, che lavorano a una velocit� quadrupla rispetto all'interfaccia HBM4 originale per compensare la larghezza ridotta.
Per mantenere la banda passante, SPHBM4 spinge il transfer rate fino a un intervallo tra 22,4 e 46,0 GT/s per pin. Il nucleo DRAM, per�, resta identico a quello dell'HBM4 di partenza: stessa architettura, stessi tempi di attivazione delle righe, stesso refresh. Il core gira a un quarto della frequenza dell'interfaccia esterna, quindi 2 GHz nel bin da 32 GT/s. Il nuovo base die aggiunge per� equalizzazione, training delle lane e correzione d'errore FEC, elementi che introducono qualche nanosecondo di latenza aggiuntiva.
